1. 概述

硬件工程（Hardware Engineering）是研究如何以系统化（Systematic）、规范化（Disciplined）、可度量（Quantifiable）的方法，将工程原理应用于电子物理系统（芯片、板卡、电子产品、系统集成）的设计（Design）、开发（Development）、制造（Manufacturing）与运行维护（Operation & Maintenance），以及对这些方法的实证研究的学科。

1.1 硬件工程 vs 电子工程/机械工程

硬件工程是系统工程（Systems Engineering）在电子领域的落地。它同时依赖电子工程（电性能）、机械工程（结构/散热/振动）、材料科学（基材/焊料）与软件工程（固件，firmware）四个学科。

1.2 硬件工程的三支柱

• 过程（Process）：把人的活动组织成可重复、可改进的流程，如 V 模型、阶段门（EVT/DVT/PVT）、NPI（New Product Introduction，新产品导入）。
• 方法（Methods）：完成每一步活动的具体技术，如原理图设计、PCB 布局布线、信号完整性（SI）仿真、DFX 设计、可靠性分析。
• 工具（Tools）：支撑过程与方法自动化的软件与设备，如 EDA（Altium Designer、OrCAD、KiCad、Cadence）、仿真工具、ICT 测试、AOI/X-ray 检测。

过程、方法、工具三者共同构成硬件工程的"工程性"——它不是一门手艺（craft），而是一门有纪律的工程学科。全球公认的权威知识框架是 INCOSE 的 SE Handbook（系统工程手册）与 SEBoK（Systems Engineering Body of Knowledge），以及国际标准 ISO/IEC/IEEE 15288（系统生命周期过程）。

1.3 硬件完整分类——规范差异的总纲

硬件工程的知识体系是"公分母"，但工程规范不能一刀切：硬件分很多类型，面向的用户不同，质量属性优先级、生命周期模型、架构设计依据、制造底线都随之不同。因此硬件工程实践的第一步是先给硬件分类——分类决定规范。按"用户/消费者 + 物理规模"可把硬件完整划分为五类：

1.4 电子产品开发的本质

板卡/PCB 模组与整机是五类硬件中需求量最大的一类，也是绝大多数硬件工程师真正在做的工作。它的本质决定了工程重心不在"发明新原理"，而在选型集成与面向量产，这与芯片、大型系统有本质区别。

这一判断落到工程规范上，电子产品应：优先复用成熟芯片与参考设计（不重新发明）、保持物料与接口克制、从架构阶段就引入 DFM/DFT、重可制造性与可靠性，对应关系见 4.8 约束来源 与 5.4 质量属性优先级 中"板卡/整机"一列。

2. 生命周期与过程模型

2.1 硬件生命周期模型（Process Models）

2.2 过程框架标准：ISO/IEC/IEEE 15288

ISO/IEC/IEEE 15288（2023）是系统生命周期过程国际标准，把系统（含硬件）工程活动组织为 四组过程：

这四组过程的整体结构，详见 7.3 包图。

2.3 EVT / DVT / PVT 阶段门

硬件量产最核心的三个验证阶段门，回答三个递进问题：电路对不对？产品合不合规？工厂能不能量产？

3. 硬件工程知识体系

硬件工程没有像 SWEBOK 那样单一权威的"电子硬件知识体系"，但存在由三部分构成的事实标准：系统工程层（INCOSE SE Handbook / SEBoK / ISO 15288）、电子制造与质量层（IPC 标准族）、器件与可靠性层（JEDEC / IEEE 标准族）。三者共同界定了硬件工程的知识边界：

4. 架构·原理图·布局布线的定位与参考资源

硬件工程中常被混淆的三个概念——系统架构（Architecture）、原理图设计（Schematic Design）、PCB 布局布线（Layout / DFM）——在业界是三个独立的研究层面，分别对应系统工程的技术过程不同环节。本章厘清它们的边界、归属、交付物与职责划分的业界流派，并给出完整参考资料清单。

4.1 三个层面的定位对比

4.2 关键判断标准

• 架构 = 系统"怎么拆"：回答子系统划分、供电树、总线选型、接口边界，影响整个系统，后期难改。
• 原理图 = 电路"怎么做"：在架构给定的框图内细化每个电路模块的电气连接。
• 布局 = 物理"怎么摆"：在原理图给定的连接关系内完成物理实现，并满足可制造性（DFM）与可测试性（DFT）。

选型与 DFX 是横跨架构与原理图的过渡地带：器件的品牌/系列选择（影响供应链与长期可靠性）属于架构决策；某个具体型号的电路连接属于原理图设计；焊盘、间距、测试点属于布局阶段 DFM/DFT。

4.3 业界主流的硬件组织与职责划分流派

业界对"系统怎么分层、职责怎么分"的分类，按设计层级划分如下。这些流派既决定了模块边界，也决定了 DFX 责任归属。

架构·原理图·布局布线 三层定位（结构图：组件图）

演示：同一颗 MCU 在三层分别如何呈现

// 架构层——系统级边界：供电树 + 子系统框图
[电源输入 12V] --> [DC-DC 5V] --> [LDO 3.3V] --> [MCU 核心域]
                                  [DC-DC 3.3V] --> [接口域]
[MCU 主控域] --|UART|--> [无线模组]
             --|SPI|-->  [存储 Flash]
             --|I2C|-->  [传感器]

// 原理图层——MCU 最小系统的连接细节
MCU_5V:  VDD 引脚  ← 10uF + 100nF 去耦电容
         VDDA     ← 1uF 模拟电源去耦
         NRST     ← 10kΩ 上拉 + 100nF 复位电容
         BOOT0    ← 10kΩ 下拉（默认从 Flash 启动）

// 布局层——物理实现与 DFM 规则
去耦电容 C1-C4 紧贴 MCU 电源引脚（< 3mm）
高速线差分对：100Ω 差分阻抗、等长 ≤ 5mil
测试点：100mil 网格、≥ 35mil 焊盘、单面布置（供 ICT 治具）

4.4 权威标准与知识体系

4.5 经典书籍

4.6 经典论文（按时间）

4.7 历史脉络

4.8 不同硬件类型的架构·原理图·布局差异

前几节给出的"架构/原理图/布局"三层定义是通用骨架。但硬件分很多类型——芯片、板卡、整机、嵌入式、大型系统，面向的用户完全不同，三层的约束来源也因此不同：架构"怎么拆"的依据、原理图"怎么画"的约束、布局"怎么摆"的底线，由不同类型硬件的决定性因素支配，不可能用同一套规范（分类见 1.3）。

5. 质量保证与度量

5.1 硬件质量属性模型

硬件质量属性对标软件 ISO/IEC 25010，但因物理特性多了"可制造性"与"环境适应性"两个软件没有的维度：

5.2 测试层次（Test Levels）

• 单元/器件测试（Component Test）：验证单个元器件是否符合数据手册（参数测试、老化筛分）。
• 板级测试（Board-Level Test）：ICT（In-Circuit Test，针床测试单个元件焊接）、FCT（Functional Circuit Test，上电功能测试）、JTAG/边界扫描。
• 系统测试（System Test）：整机功能、性能、环境（温循/振动/湿热）、合规（EMC/安规）测试。
• 验收测试（Acceptance Test）：客户/监管确认产品满足需求与认证要求。

5.3 常用度量指标

5.4 不同硬件类型的质量属性优先级与规范裁剪

质量属性对所有硬件都适用，但面向的用户不同，特性优先级排序就不同（分类见 1.3）——"哪个质量特性排第一"决定了工程规范的强度与侧重。ISO/IEC/IEEE 15288 本身也明确允许裁剪（Tailoring），即每个组织/项目按自身情况增删过程，这是"规范因硬件类型而异"的标准依据。

6. 行为图（系统"做什么"）

行为图描述硬件工程中人、团队、流程"做什么"。先以用例图纵览整体行为，再以活动图、时序图、状态机图逐步细化核心主流程。

6.1 用例图——硬件工程整体行为

用例图展示硬件工程中各方角色参与的活动。客户与产品经理定义需求，系统架构师设计结构，硬件工程师画原理图与布局，工厂负责制造，测试工程师验证，供应链保障物料，管理者统筹全局。

硬件工程整体用例图——各角色的职责与活动依赖

演示：用产品需求（PRD）片段表达一个用例的验收标准

// 用例 UC1 "定义产品需求" 的 PRD 形式
产品：工业温湿度采集终端
功能需求:
  - 测量范围  -40℃ ~ +85℃, 精度 ±0.3℃
  - 4 路模拟输入 (0~10V / 4~20mA)
  - 支持 RS-485 (Modbus RTU) 与以太网输出
性能需求:
  - 采样周期 ≤ 100ms, 通讯响应 ≤ 50ms
  - 功耗 ≤ 2W (24V 供电)
环境需求:
  - 工作温度 -20℃ ~ +70℃, 防护等级 IP65
  - EMC: EN 61000-6-2 (工业环境)
可靠性需求:
  - MTBF ≥ 100,000 小时
  - 关键器件降额 ≥ 50% 额定

6.2 活动图——硬件开发生命周期完整主流程

活动图用泳道展示从需求到量产的完整流程：需求分析→系统架构→原理图设计→PCB 布局→打样→EVT→DVT→PVT→量产，形成阶段门管控的闭环。

硬件开发活动图（带泳道，含阶段门 EVT/DVT/PVT 与改版循环）

演示：一次"需求→EVT"的典型工期（阶段门节奏）

硬件开发节奏（阶段门周期示例）:
  需求与架构评审    : 2~3 周（定义框图、选型、供电树）
  原理图设计+评审    : 2~3 周（含 ERC、原理图评审——最高杠杆质量门）
  PCB 布局+DFM 评审  : 2~4 周（叠层、阻抗、SI 仿真、DFM 检查）
  打样+贴片          : 2~4 周（fab + EMS 交期）
  EVT 上电调试+功能  : 2~3 周（bring-up、信号测量、根因分析）
  每次改版 (Respin)  : +3~6 周, +$3k~15k
  DVT 整机+合规      : 4~8 周（环境、EMC、安规）
  PVT 试产           : 2~4 周（FPY ≥ 95%, FAI 签核）
  量产 (MP)          : 连续生产

6.3 时序图——EVT → DVT → PVT 阶段门流转

时序图刻画一次硬件迭代中，硬件工程师、EMS 工厂、测试团队与 EDA/PLM 平台之间的消息协作时序，展示阶段门如何流转。

EVT→DVT→PVT 阶段门时序图——从设计冻结到量产转产

演示：一个典型的 ECO（工程变更）在 PLM 系统的流转记录

ECO 记录（PLM 系统）:
  ECO 编号   : ECO-2026-018
  变更原因   : DVT 发现电源纹波超标 (纹波 120mV > 规格 80mV)
  变更内容   : 将 C24 10uF 改为 22uF, 增加 C25 100nF
  影响分析   : BOM 变更 2 项, PCB 版次 Rev C → Rev D
  审批流     : 硬件主管 → 制造工程师(DFM) → 采购(备料影响) → 质量(QA)
  发布状态   : Approved → 已下发 EMS 执行
  追溯       : 关联 DVT 缺陷记录 #DVT-052

6.4 状态机图——缺陷（Defect）/ ECO 生命周期

状态机图描述硬件工程中最典型的工件之一——缺陷/工程变更从发现到关闭的状态流转，是质量与配置管理的基础。

硬件缺陷 / ECO 生命周期状态机图

演示：硬件缺陷实体字段（JSON 形态）

{
  "id": "DVT-052",
  "title": "DVT 电源纹波超标",
  "phase": "DVT",                  // EVT/DVT/PVT/Field
  "severity": "High",              // Blocker/High/Medium/Low
  "status": "InECO",               // New/Open/Fixing/InECO/Closed/Reopened
  "rootCause": "输出电容 ESR 过高 + 环路补偿余量不足",
  "disposition": "ECO-2026-018",   // 关联工程变更单
  "foundIn": "Rev C",              // 发现版本
  "fixedIn": "Rev D",              // 修复版本
  "verification": ["纹波 < 80mV", "负载瞬态 ±10% 内", "高温 70℃ 复测通过"]
}

7. 结构图（系统"由什么组成"）

结构图描述硬件工程"由什么组成"：从电子产品整机的物理组成（部署图），到板卡内部功能组件（组件图），再到学科层面的过程包结构（包图），最后到核心概念实体关系（类图），由宏观到细节逐层细化。

7.1 部署图——电子产品整机组成

部署图展示典型电子产品（如工业采集终端/消费电子）整机的物理组成：主控板、电源、接口、人机交互、结构件与环境防护。

电子产品整机组成部署图（含结构与环境防护）

演示：整机 BOM 片段（对应部署图中的组成部分）

BOM 片段（工业采集终端）:
  组成             | 类别     | 关键器件
  主控板 PCB       | 电路板   | 6 层, FR-4, 阻抗控制
  主控 SoC         | IC       | STM32H743 (Cortex-M7 @480MHz)
  电源模块         | 模组     | 24V→5V DC-DC (TPS5430), 5V→3.3V LDO
  无线模组         | 模组     | 4G 全网通模组
  存储             | IC       | 16MB QSPI Flash
  人机交互         | 器件     | 4.3 寸 TFT 屏, 5 键键盘
  外壳结构         | 结构件   | 铝合金压铸 + IP65 密封
  接口             | 连接器   | RS-485 端子, 以太网 RJ45, USB-C

7.2 组件图——板卡内部功能组件

组件图展示典型板卡（如主控板）的内部组成与信号/电源依赖关系：电源域、主控域、存储、接口、传感与保护。

板卡内部组件架构图——电源树与信号域

演示：板卡电源树设计说明（对应组件图中的供电关系）

电源树（Power Tree）:
  12V 输入
   ├─ DC-DC 5V  (3A)  →  接口域/5V 外设
   ├─ DC-DC 3.3V (2A)  →  主控 I/O 域 / 逻辑
   └─ LDO 1.8V (500mA) →  高速接口 (DDR/PHY)
   └─ LDO 0.9V (300mA) →  核心核电压

设计规则:
  - 每颗 DC-DC 输出 ≥ 2 颗 10uF + 100nF 陶瓷电容
  - 模拟地与数字地单点连接 (0Ω 磁珠)
  - 关键 rail 预留测试点供 ICT 测量
  - 输入加 TVS + 防反接 (理想二极管电路)

7.3 包图——硬件工程过程体系（ISO 15288）

包图用国际标准 ISO/IEC/IEEE 15288 的四组过程展示硬件工程"由哪些过程构成"，以及技术过程的递进依赖关系。

硬件工程过程体系包图（ISO/IEC/IEEE 15288 2023）

演示：一个硬件项目的工程目录（对应包图中的过程产物）

my-product/
├── docs/
│   ├── prd.md                  # 产品需求 (Stakeholder Needs)
│   ├── srd.md                  # 系统需求规格 (System Requirements)
│   ├── architecture.md         # 系统架构与选型报告 (Architecture)
│   └── icd.md                  # 接口控制文档 (Interface)
├── hw/
│   ├── schematic/              # 原理图 (Design Definition)
│   ├── layout/                 # PCB 布局 / Gerber / DFM (Implementation)
│   └── libs/                   # 封装库 / 符号库 (Configuration Mgmt)
├── fw/                         # 固件 (Software Implementation)
├── test/
│   ├── evt/                    # EVT 测试报告 (Verification)
│   ├── dvt/                    # DVT 环境+合规报告 (Validation)
│   └── pvt/                    # PVT 直通率报告 (Production)
├── bom/                        # BOM + 替代料 (Acquisition/Supply)
└── change/                     # ECO 记录 (Configuration Mgmt)

7.4 类图——硬件工程核心概念模型

类图刻画硬件工程领域内的核心实体及其关系：项目、需求、系统、子系统、原理图、BOM、PCB 版本、元器件、测试用例、缺陷、ECO。

硬件工程核心概念类图

演示：核心实体示例（TypeScript 接口形态）

interface Requirement {
  id: string;
  category: 'Functional' | 'Performance' | 'Environmental' | 'Reliability' | 'Compliance';
  description: string;
  priority: 'P0' | 'P1' | 'P2';
  verificationMethod: 'Test' | 'Inspection' | 'Analysis' | 'Simulation';
}

interface Component {
  refDes: string;           // 参考位号, 如 "C24"
  mpn: string;              // 制造商料号
  package: string;          // 封装, 如 "0603"
  derating: string;         // 降额要求, 如 "电压 ≤ 50% 额定"
}

interface PcbRevision {
  version: string;          // "Rev D"
  gerberHash: string;       // 制造文件哈希 (可追溯)
  changes: string[];        // 本版变更
}

interface Defect {
  id: string;
  phase: 'EVT' | 'DVT' | 'PVT' | 'Field';
  severity: 'Blocker' | 'High' | 'Medium' | 'Low';
  status: 'New' | 'Open' | 'Fixing' | 'InECO' | 'Closed' | 'Reopened';
  pcbRevision: string;      // 关联 PCB 版本 (found in)
}

interface Eco {
  id: string;
  disposition: string;      // 变更内容
  approvalChain: string[];  // 审批流
  bomChanges: string[];     // BOM 变更
  pcbChanges: string[];     // PCB 变更
  status: 'Draft' | 'Approved' | 'Executed' | 'Closed';
}

8. 实战速查手册

8.1 生命周期模型选择速查

8.2 各阶段核心交付物速查

8.3 常用工具速查

8.4 质量指标速查

8.5 硬件开发最佳实践 Checklist

1. 架构阶段就引入 EMS/工厂：叠层、DFM 约束、钢网厚度、面板化在布局前与制造伙伴对齐。
2. 原理图评审是最强质量门：IEEE/行业数据表明，原理图评审发现缺陷的修复成本比 EVT 阶段低 10~50 倍。
3. DFT 与布局同步：ICT 测试点（100mil 网格、≥35mil 焊盘）必须在布局阶段布好，PVC 再补就要改版。
4. 去耦就近：每颗 IC 的去耦电容紧贴电源引脚（< 3mm），电源/信号完整性是 DVT 常见翻车点。
5. 可靠性"算"进设计：MTBF 按标准（MIL-HDBK-217F/Telcordia SR-332）预测并声明方法；降额政策落实到每行 BOM。
6. DVT 不可跳过：从 EVT 直接跳量产，会在认证实验室或现场暴露 EMI/热/ESD 问题，代价 3~6 个月。
7. 设计冻结后走 ECO：DVT 后一切改动经正式 ECO 审批，防止"偷偷改"破坏验证有效性。
8. 器件选型看供应链：确认交期、生命周期（避免 EOL/Obsolete）、替代料，避免单源依赖。
9. 制造数据完整：BOM（含替代料）、Gerber、Centroid、装配图、测试规范、烧录说明全套移交 EMS。
10. 阶段门客观评审：每个 Gate 用数据（FPY、Cpk、测试通过率）做 Go/No-Go，不做"拍脑袋放行"。